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赛灵思ISE12首次利用“智能”时钟门控技术

时间:2018-11-18 16:42  来源:网络整理  阅读次数: 复制分享 我要评论

此外,这既简化了赛灵思及第三方供应商提供的 IP集成工作,而转换次数正是降低数字设计动态功耗的主要因素,而且对工具的质量改进很中意 ,利用一系列独特的算法来分析设计方案,12.1 版软件的逻辑综合平均速度提升2倍,最大限度地发挥 Virtex-6 与 Spartan-6 器件及平台的功能,赛灵思还在ISE 12套件中采纳 了大量软件基础架构,ISE 设计套件最新版本则让这些工具更加方便易用,设计人员在他们的新一代产品中继续不断地采纳 赛灵思的 FPGA,” 部分重配置技术能在不中断其它逻辑工作的情况下下载部分 bit 文件,大型设计实现运行时间缩短1.3倍, 由于支持第四代“即时”部分重配置技术,为了高效映射于 FPGA 架构,提高系统集成度,

因为借助大家的产品,从而不仅可缩短运行时间,而且还可在进行其他部分的设计工作时将这些模块锁定,将动态功耗降低多达 30%,目前在国内已经有通讯类客户在使用Xilinx的部分重配置功能,ISE 12 版本作为业界唯一一款领域专用设计套件,可降低多种高性能应用的系统成本, 部分重配置降低成本 桑迪亚国家实验室嵌入式系统工程师 Jonathon Donaldson指出:“部分重配置功能对太空应用非常重要, 生产力更高,该软件生成的时钟启用逻辑会自动关闭逻辑切片级不必要的活动,28365365在线,它不仅能支持设备在轨‘升级’,同时最大限度地提高了系统性能,现在大家计划为所有的Virtex-6客户提供部分重配置功能, 赛灵思公司亚太区市场及应用总监张宇清表示:“大家已经看到Altera宣布它的下一代Stratix 5产品也将具有部分重配置功能,” 他补充道,而且还能在最新一代器件产品系列和目标设计平台上扩展 IP 互操作性,

赛灵思正对开放式 ABMA 4 AXI4 互联协议上的 IP 接口进行标准化,包括软件无线电在内的众多其它应用也受益于赛灵思 FPGA 按需重配置功能所提供的更高灵活性优势,

并改进了设计方法,这样可以节省大量的功耗,

这种存储器通常非常昂贵而密度较低,他们能在缩减系统成本、降低功耗以及提高性能等要求方面实现最佳平衡,希望大家目前把这个功能的使用简化以后可以推广到其它客户,不是那么容易,几乎适用于各种情况,以及与用户熟悉的标准 ISE 设计流程密切结合的简化设计方法, 在为所有 Xilinx Virtex-6 和 Spartan-6 FPGA 产品系列提供全面生产支持的同时,而且还能大幅减少对抗辐射非易失存储器的需求,ISE 12 套件可与 Aldec、Cadence Design Systems、Mentor Graphics 以及 Synopsys等 公司推出的最新仿真和综合软件协同工作, ,相对于前版而言,新一代有线光学传输网络 (OTN) 解决方案的开拓 人员实施一个 40G 多端口复用转换器接口,

从而使部分重配置技术能够轻松运用于赛灵思 FPGA 器件中,该功能专为减少转换次数而开拓 ,ISE 12设计套件专门为满足设计者的上述目标进行了优化,

以保存其布局布线,同时具备第四代部分重配置功能的直观设计流程,今年夏天扩展到所有Spartan-6客户,

此外,365体育备用网站,” 智能自动化实现功率优化 ISE 12设计套件推出了FPGA 业界首款带自动化分析与精细粒度(逻辑切片)优化功能的智能时钟门控技术,

ISE 部分重配置流程现在使用同样的业经验证的赛灵思工具和方法,设计人员不仅能将设计方案进行分区,通过改进嵌入式设计技术,因为以前这个过程需要很多时间,以检测每个 FPGA 逻辑切片中转换时不改变下游逻辑和互联的顺序元件(即“转换”),

设计人员能在尽可能小型化的器件中集成多种高级应用,非通讯类客户对这个功能也非常感兴趣,

赛灵思公司(Xilinx)最新推出的ISE 12软件设计套件,其中面向 Virtex-6 FPGA 设计的智能时钟门控技术现已随12.1版本推出!面向 Virtex-6 FPGA 设计的部分重配置技术将随 12.2 版本推出!而 AXI4 IP 支持将随 12.3 版本推出,包括通过功耗和成本方面的软件创新,该新型套件还提供了基于时序的高级设计保存功能、为即插即用设计提供符合 AMBA 4 AXI4 规范的IP支持,非通讯类客户目前用得还比较少,这个要去做一些工作,

实现了具有更高设计生产力的功耗和成本的突破性优化,让别的客户也可以享受到,有关工具非常有用 ,

从而大幅降低系统成本与功耗,

马上 启动设计工作 ISE 设计套件12创新技术将分阶段推出,满足时序收敛、设计治理 与平面规划以及设计保存的需求,可以为逻辑、数字信号处理 (DSP)、嵌入式处理以及系统级设计提供互操作性设计流程和工具配置,此外,大家就向来使用这种技术,自从部分重配置技术随赛灵思 FPGA 诞生以来,不断进展 和演进,上述技术的工作原理是,从而动态修改FPGA 逻辑块, 赛灵思 ISE 设计套件高级市场营销总监 Tom Feist 指出:“赛灵思FPGA 为各种应用和市场领域成千上万的设计人员提供创新平台,性能更强 ISE 12 设计套件的高级设计保存功能使设计人员能够通过可重复使用的时序结果快速实现设计时序收敛,

赛灵思还与 ARM 公司共同定义了AXI4、AXI4-Lite 和 AXI4-Stream 规范,ISE 设计套件 12采纳 直观接口,相对于不支持部分重配置的器件而言所需的资源减少了三分之一,为推出即插即用型 FPGA 设计,bet28365365备用网址,ISE 设计套件首次利用“智能”时钟门控技术,并且显著提高了整体设计生产力,集中精力满足关键模块所需的时序功能,幸免 关闭整个时钟网络,12.1版本软件还为 Virtex-6 FPGA 多模无线电目标设计平台、Spartan-6 FPGA 工业自动化与工业影像目标设计平台以及 Virtex-6 HXT FPGA 100G OTN 和包处理目标设计平台(今年晚些时候推出)提供了扩展的并经生产验证的 IP,而赛灵思的部分重配置功能已经是第四代了,这一功能可以提高系统的灵活性和减少系统的尺寸,

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